Optimization of insertion of counter measure for the security of Integreted Circuits
Optimisation de l’insertion de contre-mesures pour la sécurité des circuits intégrés
Abstract
Over the last 75 years, the electronics industry has experienced a spectacular evolution, moving from manual design to an automated industry. This industrialization has led to increased complexity in circuits, requiring specialization in tasks during the design of electronic circuits. Various companies around the world have emerged to perform these tasks, with varying levels of trust assigned. From a designer's perspective, these actors pose several threats, such as the insertion of malicious functionalities, intellectual property theft, or circuit counterfeiting. These threats impact the economy of the semiconductor industry, amounting to billions of dollars in losses annually.One way to combat these threats is to lock the circuit with a key, preventing it from functioning correctly if the right key is not present. Logic locking is a method that involves logically locking a circuit using key gates and the corresponding digital key. Several implementations of logic locking have been developed. In these works, we focus on Strong Logic Locking. It locks the circuit by connecting XOR/XNOR gates to the digital key, inserted in circuit signals. Each insertion position has a different impact on security, which is the possibility of recovering the digital key. However, adding logic gates in a circuit increases power consumption, the circuit's area, and decreases performance. Strong logic locking aims to maximize the security of the lock by identifying positions that enhance security, regardless of the resulting impact.In this thesis, we seek to optimize security while considering the impact on circuit performance. We propose a new approach to solving strong logic locking. We start by formulating our security problem based on mathematical models that include security for optimally inserting key gates in the circuit. This formulation calculates the cliques of a subgraph representing the insertion positions. We establish a branch and bound solving algorithm for our problem and evaluate it. We then present a second mathematical models representing the impact on the delay from inserting key gates in the circuit. Finaly, we propose strategies to optimize security while limiting the impact on circuit performance. Our tools are integrated into the design flow, allowing us to validate them with numerical results obtained on circuits used by the electronic community.
En 75 ans d'existence, l'industrie de l'électronique a connu une évolution spectaculaire, passant d'une conception manuelle à une industrie automatisée. Cette industrialisation a entraîné une complexification des circuits, nécessitant une spécialisation des tâches lors de la conception d'un circuit électronique. Différents acteurs à travers le monde sont apparus pour réaliser ces tâches, avec différents niveaux de confiance accordés. Du point de vue d'un concepteur, ces acteurs apportent plusieurs menaces, telles que l'insertion de fonctionnalités malveillantes, le vol de propriété intellectuelle ou la contrefaçon de circuits. Ces menaces impactent l'économie de l'industrie des semiconducteurs et représentent plusieurs milliards de dollars de pertes par an.Une façon de lutter contre ces menaces est de verrouiller le circuit avec une clé, l'empêchant de fonctionner correctement si la bonne clé n'est pas présente. Le logic locking est une méthode consistant à verrouiller logiquement un circuit à l'aide de portes clés et de la clé numérique correspondante. Plusieurs implémentations de logic locking ont été réalisées. Dans ces travaux, nous retenons le Strong Logic Locking. Elle verrouille le circuit en reliant des portes XOR/XNOR à la clé numérique, insérée sur des signaux du circuit. Chaque position d'insertion a une incidence différente sur la sécurité, qui est la possibilité de retrouver la clé numérique. Toutefois, ajouter des portes logiques dans un circuit augmente la consommation électrique, la surface du circuit et diminue les performances. Le strong logic locking vise à maximiser la sécurité du verrouillage en cherchant les positions qui maximisent la sécurité, sans se soucier de l'impact généré.Dans cette thèse, nous cherchons à optimiser la sécurité tout en prenant en compte l'impact sur les performances du circuit. Nous proposons une nouvelle approche de résolution du strong logic locking. Nous commençons par formuler notre problème de sécurité en nous basant sur des modèles mathématiques incluant la sécurité pour insérer de manière optimale les portes clés dans le circuit. Cette formulation calcule les cliques d'un sous-graphe représentant les positions d'insertion. Nous proposons un algorithme de résolution branch and bound pour notre problème que nous évaluons. Nous présentons ensuite d'autres modèles mathématiques représentant l'impact sur le délai de l'insertion de portes clés dans le circuit. Puis nous développons des stratégies pour optimiser la sécurité tout en limitant l'impact sur les performances du circuit. Nos outils sont intégrés dans le flot de conception, ce qui nous permet de les valider avec des résultats numériques obtenus sur des circuits utilisés par la communauté électronique.
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